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招聘

崗位

專(zhuān)任副研究員1人

崗位

職責(zé)

負(fù)責(zé)生物醫(yī)療、智能感知應(yīng)用的soc芯片架構(gòu)與芯片系統(tǒng)設(shè)計(jì)管理，主要包括：

1.根據(jù)科研項(xiàng)目需要，設(shè)計(jì)具有創(chuàng)新性的芯片系統(tǒng)架構(gòu)；

2.建立完整的芯片開(kāi)發(fā)流程，完成芯片soc集成/數(shù)字后端物理設(shè)計(jì)/gds數(shù)據(jù)交付/驗(yàn)證開(kāi)發(fā)；

3.熟悉常見(jiàn)cmos工藝的lvs/drc/pex流程；

4.負(fù)責(zé)團(tuán)隊(duì)流片項(xiàng)目管理與代工廠(chǎng)接口；

5.完成相關(guān)工作的文檔撰寫(xiě)。

招聘

條件

1.年齡一般為40周歲以下，取得博士學(xué)位。

2.須具有副高級(jí)專(zhuān)業(yè)技術(shù)職務(wù)任職資格或海外人員達(dá)到相應(yīng)水平，或任務(wù)特需的，且具有中級(jí)專(zhuān)業(yè)技術(shù)職務(wù)任職資格（獲聘后按中級(jí)專(zhuān)業(yè)技術(shù)職務(wù)任職資格認(rèn)定），在相關(guān)領(lǐng)域擁有3年以上工作經(jīng)驗(yàn)，且有成功流片經(jīng)驗(yàn)優(yōu)先。

3.了解超大規(guī)模集成電路設(shè)計(jì)流程，有design compiler/vcs/icc2/pt等eda工具。對(duì)典型嵌入式soc系統(tǒng)集成有一定經(jīng)驗(yàn)。

4.熟悉verilog硬件描述語(yǔ)言開(kāi)發(fā)，有基于chisel/spinal hdl等的敏捷設(shè)計(jì)語(yǔ)言與開(kāi)發(fā)流程者優(yōu)先。

5.理解版本管理和項(xiàng)目文檔的重要性。熟練閱讀和撰寫(xiě)中英文技術(shù)文檔文獻(xiàn)。

招聘

范圍

校內(nèi)外

崗位

待遇

1.與學(xué)校簽訂勞動(dòng)合同，提供有市場(chǎng)競(jìng)爭(zhēng)力的薪資待遇和優(yōu)越的科研環(huán)境；

2.按上海市有關(guān)政策辦理落戶(hù)；

3.符合相關(guān)條件的，可按照學(xué)校規(guī)定申請(qǐng)子女入托入學(xué)。

4.享有職稱(chēng)晉升機(jī)會(huì)；

5.繳納五險(xiǎn)一金、補(bǔ)充公積金

應(yīng)聘

程序

應(yīng)聘人員需提交個(gè)人簡(jiǎn)歷并提供學(xué)歷、學(xué)位等證書(shū)的復(fù)印件，通過(guò)電子郵件發(fā)送至[email protected]（郵件標(biāo)題注明：應(yīng)聘崗位+畢業(yè)院校+本人姓名+高校人才網(wǎng)）。材料審核通過(guò)者，將通知參加面試。

聯(lián)系

方式

聯(lián)系人：陳老師

email: [email protected]

備注

截止時(shí)間：2022年6月30日信息來(lái)源于網(wǎng)絡(luò)，如有變更請(qǐng)以原發(fā)布者為準(zhǔn)。

來(lái)源鏈接：